Загрузка страницы

«Временные ограничения и анализ в Vivado» – совместный вебинар Макро Групп и PLC2

Компания Макро Групп начинает сотрудничество в области обучения технологиям Xilinx с компанией PLC2 GmbH (Германия), авторизованным тренинг-партнёром (ATP) Xilinx. Подготовленные PLC2 тренинги и учебные курсы становятся доступны на территории России и СНГ и проводятся совместными усилиями обеих компаний.

Первый совместный вебинар-тренинг по теме «Временные ограничения и анализ в Vivado» («Vivado Timing Constraints») проводит основатель PLC2 Евгений Красин. Вебинар проходит на английском языке с переводом на русский. В начале вебинара Евгений кратко расскажет о PLC2, её учебных курсах и о сотрудничестве с Макро Групп.

Компания «Макро Групп» ВКонтакте https://vk.com/macrogroupspb
Компания «Макро Групп» в Twitter https://twitter.com/macrogroupru
Компания «Макро Групп» в FaceBook https://www.facebook.com/MacroGroup.Ru/

Записывайтесь на семинары по продуктам Xilinx.
https://www.macrogroup.ru/news
Подпишитесь на сайте на наши новости, чтобы узнавать о новых продуктах и мероприятиях.

Любые вопросы по участию в семинаре и по продукции #Xilinx задайте Дмитрию Хорькову по телефону +7 800 333-06-05 (доб. 233) или через форму на сайте Макро Групп.

Компания Макро Групп является официальным партнером Xilinx в России и странах СНГ.

Видео «Временные ограничения и анализ в Vivado» – совместный вебинар Макро Групп и PLC2 канала Макро Групп
Показать
Комментарии отсутствуют
Введите заголовок:

Введите адрес ссылки:

Введите адрес видео с YouTube:

Зарегистрируйтесь или войдите с
Информация о видео
17 декабря 2020 г. 4:07:31
02:53:51
Другие видео канала
Vitis – новейшая среда высокоуровневой разработки от Xilinx и аппаратные платформы Versal и AlveoVitis – новейшая среда высокоуровневой разработки от Xilinx и аппаратные платформы Versal и AlveoПлатформа разработки системы голосового ввода Aaware на СнК Zynq от XilinxПлатформа разработки системы голосового ввода Aaware на СнК Zynq от XilinxИспользование Xilinx FPGA для высокоскоростных вычислений (HPC). Суперкомпьютерные Дни России 2020.Использование Xilinx FPGA для высокоскоростных вычислений (HPC). Суперкомпьютерные Дни России 2020.Контрактное производство электроники в Макро ГруппКонтрактное производство электроники в Макро ГруппXilinx Vivado в системе контроля версий на примере Git.Xilinx Vivado в системе контроля версий на примере Git.Запуск Linux на SoC Zynq 7000 от Xilinx на примере ZedBoard. Улучшенное качество видеоЗапуск Linux на SoC Zynq 7000 от Xilinx на примере ZedBoard. Улучшенное качество видеоСистема на кристалле Zynq 7000 от Xilinx  Обзор архитектуры и принципы проектированияСистема на кристалле Zynq 7000 от Xilinx Обзор архитектуры и принципы проектированияКак создать IP ядро (IP core) и интегрировать в проект на ПЛИС Xilinx?Как создать IP ядро (IP core) и интегрировать в проект на ПЛИС Xilinx?Создание кастомного контроллера в среде VivadoСоздание кастомного контроллера в среде VivadoВыбор ПЛИС и СнК Xilinx для разработки с учётом жизненного цикла, ограничений на поставку и ввозВыбор ПЛИС и СнК Xilinx для разработки с учётом жизненного цикла, ограничений на поставку и ввозКак запустить Linux на SoC Zynq-7000 от Xilinx? На примере отладки ZedBoardКак запустить Linux на SoC Zynq-7000 от Xilinx? На примере отладки ZedBoardЛидер в области адаптивных вычисленийЛидер в области адаптивных вычисленийНейронные сети и искусственный интеллект на платформе XilinxНейронные сети и искусственный интеллект на платформе XilinxОбзор технологии Xilinx Versal Premium ACAPОбзор технологии Xilinx Versal Premium ACAPПодключение видеокамеры к Xilinx Zynq Ultrascale+ с помощью интерфейса MIPI. Вебинар 18.11.2020Подключение видеокамеры к Xilinx Zynq Ultrascale+ с помощью интерфейса MIPI. Вебинар 18.11.202004 Методология проектирования в среде Vivado. САПР SDAccel, SDSoc – Sergey Storojev04 Методология проектирования в среде Vivado. САПР SDAccel, SDSoc – Sergey StorojevIntroducing the Versal Premium ACAPIntroducing the Versal Premium ACAPКак начать работать с ARTY в Xilinx Vivado: от «нуля» до работающего проектаКак начать работать с ARTY в Xilinx Vivado: от «нуля» до работающего проектаРеализация протокола JEDEC JESD204B/C на ПЛИС XilinxРеализация протокола JEDEC JESD204B/C на ПЛИС XilinxРазвёртывание нейронной сети на платформе Zynq UltraScale+ MPSoC от XilinxРазвёртывание нейронной сети на платформе Zynq UltraScale+ MPSoC от Xilinx
Яндекс.Метрика