디지털회로설계실무 제37강 UART 13 A1

지난 시간에 이어서 Multi Byte Multi Packet전송회로를 다룹니다.
이번 강의도 2 Part로 나눠서 올립니다.
다음 강의도 이어서 수강하시기 바랍니다.
지난 시간에 4 digit BCD Counter를 직접구성했던 것을,
[14 bit binary Counter + 16진 새 10진 변환]을 결합한 형태로 구성해 봅니다.
16진수를 10진수로 변환하는 Algorithm을 살펴보고 이에 대한 Verilog HDL을 구하기 까지의 설계과정을 함께 합니다.

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